本研究では,　少構成メモリ論理セルSLM(Scalable Logic Module)を用いたFPGA(Field Programmable Gate Array)の設計フローとLSIテスト手法を提案する. 本設計フローでは, アプリケーションに応じて, SLMアーキテクチャやFPGAアレイサイズ, 配線チャネル幅の最適化が可能である. テストにおいては, 均質な論理タイル構造に基づき, SB(Switch Block)のWilton構造に着目したテストパタンの生成を行う. 今回はUSJC 55nmライブラリを用いてチップの試作を行い, 論理タイルの遅延および提案テスト手法の評価を行う.