近年モバイル機器上で深層ニューラルネットワーク(DNN)の推論器を実行する要求が高まっており、
省電力動作が重要なモバイル機器向けに、様々なアクセラレータチップが開発されている。
一方、DNNの構造は日々進化しており、高い電力性能を保ちつつ、柔軟に新しいネットワーク構成に
対して適応可能であることも重要である。我々は省電力性と柔軟性を兼ね備えた
3次元積層型のニューラルネットワークアクセラレータチップSNACCの開発中である。
本ポスターではルネサスSOTB 65nmプロセスで試作したSNACCチップの電力性能について紹介する。