近年、組合せ最適化問題を高効率で解くイジングプロセッサが注目を浴びている。イジングプロセッサで問題を解く場合、イジングプロセッサ上に問題をマッピングする処理が必要となるが、既存のハードウェアの構成では、ハードウェアがマッピングアルゴリズムを制限してしまうため、得られる解の精度が低下してしまうという問題がある。本研究では、空間上に展開された問題のネットワークを時分割多重機構を用いて処理することで、前述の問題を克服し、解精度を向上させるハードウェアアーキテクチャを提案する。