ロジックゲート設計においてトランジスタサイズを最適化することで，BTI (Bias Temperature Instability)が回路におよぼす影響を抑制する手法を提案する．LSIの経年劣化の一つであるBTIは動作時の遅延増加を引き起こすため，高信頼設計を実現するためには対策が必要である．本手法は経年劣化の予測に応じた設計によって最悪遅延を改善し，非効率なマージンを削減する．提案手法のスケーラビリティ評価のため，45 nm, 32 nmプロセスにおけるパス遅延の経年劣化を回路解析により予測した．結果を比較したところ，微細化が進んでも提案手法が有効であることが確認された．