本研究では、注入同期の手法を位相誤差応答に応用することで発振器の干渉ノイズのメカニズムを解明し、PLL回路のノイズ抑制につなげる技術を提案する。従来のチャージポンプ型PLLをベースとした閉ループ制御は発振器の安定動作や帯域の制御性において優れている。しかしながら参照クロック周波数の1/10から1/20以下にPLL帯域を抑えなくてはいけない。注入同期手法は発振器の位相ノイズの抑制帯域を広げ、低ジッタのクロック生成を可能とする。注入同期の高効率化の検討をおこない、テストチップを0.18um CMOSプロセスで試作した。測定により、従来のPLLに注入同期を付加することで約60％の広帯域化と約20%のランダムジッタ低減を確認した。