本研究は、従来、アナログのカスタム設計が必要であったPLLを、標準的なデジタル用EDAツールのみで合成し、配置配線できる新たなPLLの実現を目指すものである。
TDCを用いる従来型のデジタルPLLでは、自動配置配線を行う過程で線形性が劣化し、ジッタが大幅に劣化することが課題であったが、本研究では、注入同期(Injection lock)を用いることで大幅な低ジッタ化を達成した。そしてスタンダードセルに一切手を加えることなく、レイアウトまで自動合成することに成功した。さらに全回路ブロックをデジタル化することで面積を0.0066mm2に抑えつつ、注入同期の利用により1.7psの超低ジッタ特性を0.78mWの消費電力で実現した。