「学習・認識の情報処理に適した脱ノイマン型ハードウェア新アルゴリズムとアーキ探求」を目的として、制約付きボルツマンマシン (RBM) を高い並列性を維持できるまで小規模にブロック化し、それらを組み合わせることで、高速かつスケーラブルにハードウェア実装できるアーキテクチャを考案した。近年のデータ規模の増大に伴い、RBMの結合配線量が爆発的に増大してしまう問題を小規模構成されたRBMブロックの入出力をシフト的に伝播させることにより、全ての組み合わせの演算が可能になる。また、ブロック間の入出力を単純化させ、入力規模の増加に対応可能なスケーラブルアーキテクチャを考案した。