STT-MRAMは，デバイス特性上，書き込みが読出しに比べ低速であるため書込み動作がメモリ全体の律速要因となっている．
本研究ではSTT-MRAMのキャッシュ応用向け技術として，高速動作を実現するために必要である書き込み速度を改善するメモリアーキテクチャを提案する．
提案アーキテクチャでは4Mb STT-MRAMマクロを複数のバンクに分割し，ライトバッファブロックからの書込みを行うことにより書込み動作を並列化させる．書込み動作の並列化により一つの書込み動作が終了する前に次の処理を開始できるため，全体のスループットが向上する．
本提案アーキテクチャについて65nmプロセスを用い設計，実装を行った．