本研究では，Dual Modular Redundancy(DMR)によるチェックポイント&リカバリ方式を用いた低遅延ロックステップアーキテクチャを提案する．提案アーキテクチャでは，一括コピー・比較が可能なSRAMの一括コピー機能を利用することで低遅延なコピーを可能にしている．さらに，一括比較機能を利用することで，CRCコードを用いた比較よりも高い故障検出率を実現している．従来DMRアーキテクチャと比較すると，97.8%のサイクルタイム短縮を実現した．また，チェックポイント周期を短くした場合においても低遅延な動作を維持することが可能になる．