電子情報通信学会ソサイエティ大会講演要旨
C-12-8
前置増幅回路・識別再生回路の一体化設計による低消費電力化 - 低速動作時及び高速動作時の前置増幅回路の構成の検討 -
○大川典男(都立産技高専)・小林遥希(KSF)
 受信回路の構成要素である識別再生回路の単体設計では、所要BERを満たす入力振幅を表した識別電圧を高く設定するほど低消費電力化が図れる傾向にあるが、前置増幅回路に高利得が要求され、前置増幅回路の消費電力が増大する。両者を一体化設計し回路全体として低消費電力化を図るため、識別再生回路にトランスファーゲートを適用したCMOS構成のマスタースレーブ型D-FFを用い、1Mbit/sまでの低速動作時、及び1Gbit/s程度の高速動作時において最適な前置増幅回路の構成、回路パラメータを検討した。低速動作時では、前置増幅回路の構成として、ソース接地における抵抗負荷、FET負荷、カスコード接続について比較検討したが、回路全体として見た消費電力はほぼ同等であった。また、前置増幅器に適用したゲート長0.18μmのMOSFETに対し、ゲート幅を1~8μmにおいて最適なゲート幅を検討した結果、1~2μm時が最適となった。
高速動作時において、3段縦続接続した前置増幅回路において電圧-電流型の負帰還をかけた。2段目と3段目に負帰還をかけた時が最も消費電力が低減され、無帰還の場合よりも13%程度減少し、負帰還による消費電力低減効果が判明した。