電子情報通信学会ソサイエティ大会講演要旨
C-12-5
Formulation of minimal delay time with pre-emphasis pulses for dense parallel RC lines
◎Kazuki Matsuyama・Toru Tanzawa(Shizuoka Univ.)
配線遅延時間削減方法の一つとして、伝送線路、ディスプレイ、メモリなどでプリエンファシスパルスの技術が使われている。しかしどのような波形が遅延時間を最小にし、消費電力が抑えられるかなど詳しい解析の報告はなされていない。前回の研究では単線のRC遅延線をプリエンファシスパルスで駆動する場合の遅延時間とエネルギー遅延積が最小となる条件をそれぞれ定式化した。本研究では3線のRC遅延線に拡張し、最適化条件を定式化したので報告する。導出した式によると、例えばプリエンファシス電圧とターゲット電圧の比を2に、プリエンファシスを行う時間をRC時定数の0.42倍に設定すれば遅延時間を1/4に減らせることがわかった。