イベント企画
トップコンファレンス2-3 ハードウェア応用
9月3日13:10-15:10
第6イベント会場
第6イベント会場
座長：今川 隆司（福井大学）
13:10-13:30 講演(1) 均一かつ高ランダム性のレスポンスを持つ、100ビット出力のモデリング攻撃耐性型SPN方式ストロングPUF回路 | |
| 劉 昆洋（京都大学 大学院情報学研究科集積システム工学講座新津研究室 助教） | |
| 【原発表の書誌情報】Kunyang Liu, Yichen Tang, Shufan Xu, Ruilin Zhang, and Hirofumi Shinohara, “A 100-bit-output modeling attack-resilient SPN Strong PUF with uniform and high-randomness response,” in Proc. IEEE Custom Integr. Circuits Conf. (CICC), San Antonio, TX, USA, Apr. 2023, pp. 1-2. DOI: 10.1109/CICC57935.2023.10121278 | |
| 【概要】本論文の提案回路は、従来の1ビット出力PUFと比べ、認証時のCRP消費・遅延・エネルギーを100分の1に削減する。DNNを含むモデリング攻撃に耐性を持ち、マルチビット出力型ストロングPUFにおける課題であったNISTランダムネステストにも合格。さらに、広いレスポンス空間により、3.70ビット/サイクル（0.85Vで17.64Mbps、5.9倍）の高スループットを達成した。 | |
 | 【略歴】2015年に華南理工大学電子情報工学科を卒業。2017年に早稲田大学大学院情報生産システム研究科修士課程を修了。2021年には同博士後期課程を修了し、博士（工学）の学位を取得。同年より早稲田大学情報生産システム研究センターにて助教を務め、2024年より京都大学大学院情報学研究科助教。主に乱数生成回路、ハードウェアセキュリティ、メモリ回路の研究に従事。 |
13:30-13:50 講演(2) 真乱数生成器のための相関除去およびバイアス補正後処理回路 | |
| Zhang Ruilin（京都大学） | |
| 【原発表の書誌情報】R. Zhang, H. Zhang, X. Wang, Ye Ziyang, K. Liu, S. Nishizawa, K. Niitsu and H. Shinohara, “De-correlation and De-bias Post-processing Circuits for True Random Number Generator,”IEEE Transactions on Circuits and Systems I: Regular, pp.1-13, Jul. 2024. | |
| 【概要】ハードウェアセキュリティ向け真乱数生成器（TRNG）の生データにはバイアスや相関の欠陥が存在する。本研究では、軽量な後処理技術としてMarkov連鎖とvon Neumann補正を組み合わせた手法（MKV2/VN2、MKV1/VN8W）を提案。NISTテストを通過し、メモリ使用量を従来比1/12に削減。65nm CMOS実装で0.149pJ/bitの低消費電力を達成し、動作周波数2倍・総消費電力21%削減を実証。 | |
 | 【略歴】張瑞琳（Ruilin Zhang）は2015年に北京化工大学（中国）で学士号を取得、2017年と2022年に早稲田大学（日本・福岡）で修士号および博士号を取得した。2022年6月から2024年4月まで早稲田大学IPS RCの研究員を務め、2023年12月から京都大学大学院情報学研究科の特定助教に就任。現在の研究分野は真乱数生成器（TRNG）の設計、TRNG後処理回路、確率的数値生成、ハードウェアセキュリティである。 |
13:50-14:10 講演(3) 量子誤り訂正のための重み付き領域制約イジングモデルデコーダ | |
| GUO Xinyi（京都大学 情報学研究科情報学専攻集積システム工学講座情報回路方式分野佐藤研 博士二年生） | |
| 【原発表の書誌情報】Xinyi Guo, Hiromitsu Awano and Takashi Sato, “Weighted Range-Constrained Ising-Model Decoder for Quantum Error Correction,” Design Automation Conference (DAC),Jun 2025, to appear. | |
| 【概要】量子誤り訂正のために用いられるイジングモデルデコーダは、位相的な構造表現に優れるが、従来手法は計算時間や閾値性能に課題があった。そこで本研究では、変数数を削減しつつ高速かつ高精度な復号を実現する、重み付き領域制約イジングモデルデコーダ（WRIM）を提案する。 | |
 | 【略歴】グオシンイーは、京都大学大学院情報学研究科に在籍する博士後期課程の学生である。2023年に早稲田大学にて修士号を、2022年に中国四川大学にて学士号を取得した。研究分野は、量子誤り訂正、量子アニーリング、組合せ最適化、およびイジングモデルである。 |
14:10-14:30 講演(4) DF-BETA: メモリアクセスの局所性を考慮したビットレベルの早期終了による決定森FPGAアクセラレータ | |
| 篤田 大知（東京大学 大学院情報理工学系研究科コンピュータ科学専攻高前田研究室 修士課程） | |
| 【原発表の書誌情報】Tokuda, Daichi, and Shinya Takamaeda-Yamazaki. "DF-BETA: An FPGA-based Memory Locality Aware Decision Forest Accelerator via Bit-Level Early Termination." ACM Transactions on Reconfigurable Technology and Systems 18.2 (2025): 1-26. | |
| 【概要】本研究では、推論時のメモリアクセス局所性を高める新たな決定森学習アルゴリズムと、比較演算をビットシリアル方式で早期終了させるアクセラレータのアーキテクチャを協調設計することで、高速かつ高効率な決定森の推論をFPGA上に実現する。 提案手法は、既存手法に比べて、回路規模を17%削減しながらスループットを平均で1.6倍向上させる。 | |
 | 【略歴】2024年3月、東京大学理学部情報科学科卒業。 同年4月、東京大学情報理工学系研究科コンピュータ科学専攻修士課程に進学。 同年9月から2025年2月まで、ETH Zurichに研究滞在。 2025年現在、インメモリ計算の研究に従事。 |
14:30-14:50 講演(5) ベイジアンネットワーク構造学習の局所スコア計算のためのスケーラブルなアクセラレータ | |
| 宮城 竜大（東京大学 大学院情報理工学系研究科システム情報学専攻 学生） | |
| 【原発表の書誌情報】Ryota Miyagi, Ryota Yasudo, Kentaro Sano, and Hideki Takase. 2024. A Scalable Accelerator for Local Score Computation of Structure Learning in Bayesian Networks. ACM Trans. Reconfigurable Technol. Syst. 18, 1, Article 8 (March 2025), 29 pages. https://doi.org/10.1145/3674842 | |
| 【概要】本研究では，ベイジアンネットワークの構造学習における局所スコア計算の高速化を目的とし，FPGA上に領域特化アクセラレータを設計・実装した．ビットマップ表現とデータフロー計算により従来困難だったスケーラブルな並列化を実現し，CPU・GPUを大幅に上回る性能を達成した． | |
 | 【略歴】2023年京都大学大学院情報学研究科 通信情報システム専攻 博士前期課程修了．同年4月より東京大学大学院情報理工学系研究科 システム情報学専攻 博士後期課程に進学，在籍中．現在はFPGA, GPUを用いた領域特化アーキテクチャによるスケーラブルな高速化に関する研究に従事． |