トップコンファレンス5-2 ハードウェアと量子コンピューティング
2023/9/7 15:30-17:30
第5イベント会場
15:30-15:50 講演(1) 【タイトル邦題】 Q3DE: 宇宙線によるマルチビットバーストエラーに誤り耐性のある量子計算
鈴木　泰成（日本電信電話株式会社 コンピュータ&データサイエンス研究所 准特別研究員）
【原発表の書誌情報】 Yasunari Suzuki, Takanori Sugiyama, Tomochika Arai, Wang Liao, Koji Inoue, and Teruo Tanimoto, Q3DE: A fault-tolerant quantum computer architecture for multi-bit burst errors by cosmic rays, In Proceedings of the 55th IEEE/ACM International Symposium on Microarchitecture (MICRO-55), pp. 1110-1125 (2022)
【概要】 従来の誤り耐性量子計算のアーキテクチャは、宇宙線などによって生じるエラー率の時間変化に対し脆弱であった。本論文では動的にエラー訂正の戦略を切り替えることで、性能にほとんど影響を与えずに時間的に変動するエラーを対処できることを示した。
【略歴】 2018年 東京大学工学系研究科物理工学専攻卒業。同年、日本電信電話株式会社入社。現在、同社NTTコンピュータ&データサイエンス研究所にて誤り耐性量子計算機の開発に従事。
15:50-16:10 講演(2) 【タイトル邦題】 超伝導回路を用いたオンライン量子誤り訂正
上野　洋典（理研量子コンピュータ研究センター 超伝導量子計算システム研究ユニット 基礎科学特別研究員）
【原発表の書誌情報】 [1] Ueno, Y., Kondo, M., Tanaka, M., Suzuki, Y., Tabuchi, Y.: QECOOL: On-Line Quantum Error Correction with a Superconducting Decoder for Surface Code, Proc. IEEE/ACM Design Automation Conference (DAC), pp.451-456 (2021). [2] Ueno, Y., Kondo, M., Tanaka, M., Suzuki, Y., Tabuchi, Y.: QULATIS: A Quantum Error Correction Methodology toward Lattice Surgery, Proc. IEEE International Symposium on High-Performance Computer Architecture (HPCA), pp.274-287 (2022).
【概要】 古典計算機を用いて量子ビットの誤りを訂正できることが知られている。しかし、古典計算機は室温環境で動作する一方で、超伝導量子ビットは極低温環境で動作するため、それらの間の膨大な配線が超伝導量子計算機のスケーラビリティを制限している。本論文では、極低温環境で動作する超伝導古典回路を用いて量子誤り訂正を行う手法を提案した。
【略歴】 2022年東京大学大学院博士課程修了。博士（情報理工学）。
同年より日本学術振興会特別研究員PD、ミュンヘン工科大学訪問研究員を経て、2023年より理化学研究所量子コンピュータ研究センター基礎科学特別研究員。
2020年度情報処理学会山下記念研究賞、2021年度情報処理学会コンピュータサイエンス領域奨励賞等受賞。
量子計算機アーキテクチャ、誤り耐性量子計算の研究に従事。
16:10-16:30 講演(3) 【タイトル邦題】 １万ビット超の量子コンピュータに向けた制御プロセッサのテクノロジ横断モデリング
谷本　輝夫（九州大学 大学院システム情報科学研究院情報知能工学部門 准教授）
【原発表の書誌情報】 Ilkwon Byun, Junpyo Kim, Dongmoon Min, Ikki Nagaoka, Kosuke Fukumitsu, Iori Ishikawa, Teruo Tanimoto, Masamitsu Tanaka, Koji Inoue, and Jangwoo Kim, XQsim: Modeling Cross-Technology Control Processors for 10+K Qubit Quantum Computers, In Proceedings of ACM/IEEE International Symposium on Computer Architecture (ISCA ‘22), pp. 366-382, June 2022.
【概要】 超伝導ビットを用いた誤り耐性量子コンピュータのシステム・レベル・モデリングにより、大規模化を制限する要因を特定、緩和し、１万量子ビット程度まで大規模化可能とした研究（ISCA'22）について述べる。
【略歴】 2010年東京大学工学部計数工学科卒業、2012年同大学大学院情報理工学系研究科システム情報工学専攻修士課程修了。株式会社富士通研究所にて勤務の後、2018年3月九州大学大学院システム情報科学府情報知能工学専攻博士課程修了。博士（工学）。同大学情報基盤研究開発センター、大学院システム情報科学研究院助教を経て2022年4月より准教授。システム・アーキテクチャに関する研究、特に、アプリケーション特化型システム設計や量子コンピュータ・システム・アーキテクチャの研究に従事。
16:30-16:50 講演(4) 【タイトル邦題】 Dequantizing the Quantum Singular Value Transformation: Hardness and Applications to Quantum Chemistry and the Quantum PCP Conjecture
Le Gall　François（名古屋大学 大学院多元数理科学研究科 教授）
【原発表の書誌情報】 Sevag Gharibian and François Le Gall. Dequantizing the Quantum Singular Value Transformation: Hardness and Applications to Quantum Chemistry and the Quantum PCP Conjecture. Proceedings of the 54th ACM Symposium on Theory of Computing (STOC 2022), pp. 19-32, 2022. DOI: 10.1145/3519935.3519991
【概要】 The Quantum Singular Value Transformation (QSVT) is a recent technique that gives a unified framework to describe most quantum algorithms discovered so far, and may lead to the development of novel quantum algorithms. In this paper we investigate the hardness of classically simulating the QSVT. A recent result by Chia, Gilyen, Li, Lin, Tang and Wang (STOC 2020) showed that the QSVT can be efficiently "dequantized" for low-rank matrices, and discussed its implication to quantum machine learning. In this work, motivated by establishing the superiority of quantum algorithms for quantum chemistry and making progress on the quantum PCP conjecture, we focus on the other main class of matrices considered in applications of the QSVT, sparse matrices.
【略歴】 2006年東京大学博士課程修了．博士（情報理工学）．東京大学特任講師、特任准教授，京都大学特定准教授を経て、2019年名古屋大学准教授，2022年より同教授．理論計算機科学（特に量子アルゴリズムと量子計算量理論）の研究に従事．Computational Complexity, ACM Transactions on Quantum Computing, SIAM Journal on Computingなどの編者も務める．
16:50-17:10 講演(5) 【タイトル邦題】 距離指定型命令セットアーキテクチャにおける健全かつ完全なコード生成アルゴリズム
杉田　脩（東京大学 大学院情報理工学系研究科 電子情報学専攻 坂井・入江研究室 博士二年）
【原発表の書誌情報】 Shu Sugita, Toru Koizumi, Ryota Shioya, Hidetsugu Irie and Shuichi Sakai, "A Sound and Complete Algorithm for Code Generation in Distance-Based ISA," Proceedings of the 32nd ACM SIGPLAN International Conference on Compiler Construction (CC 2023), pp. 73–84, 2023.
【概要】 フロントエンドの拡張性や電力効率を向上させる新たなプロセッサアーキテクチャ，STRAIGHTが提案されている．STRAIGHTは「命令間の距離でオペランドを指定する」という表現のISAを採用し，このためコード生成は従来よりも複雑となる．本論文は，この距離指定型ISAに対し，どんな入力に対しても確実に，実行効率の良いコードを生成するアルゴリズムを提案する．
【略歴】 2020年東京大学工学部電子情報工学科卒業．2022年東京大学大学院情報理工学系研究科修士課程修了．同年より同研究科博士後期課程に在籍．日本学術振興会特別研究員(DC2)．コンピュータアーキテクチャおよびコンパイラに関する研究に従事．
17:10-17:30 講演(6) 【タイトル邦題】 HBM を備えたマルチダイ FPGA を対象としたスケーラブルメニーコア構造の研究
Riadh　Ben Abdelhamid（Heidelberg University ）
【原発表の書誌情報】 Riadh Ben Abdelhamid, Yoshiki Yamaguchi, Taisuke Boku: A Scalable Many-core Overlay Architecture on an HBM2-Enabled Multi-die FPGA, ACM Transactions on Reconfigurable Technology and Systems Volume 16 Issue 1 Article No.: 15 pp 1–33 https://doi.org/10.1145/3547657 Presented at 32nd International Conference on Field Programmable Logic and Applications hosted by Queens University Belfast, United Kingdom.
【概要】 The overlay architecture concept is pivotal in elevating the abstraction degree in hardware design and fortifying the adaptability of hardware-accelerated applications. More and more emphasis is being placed on the overlay construct within Field Programmable Gate Arrays (FPGAs), especially with the multi-core architecture as a typical example. Despite its theoretical soundness, the practical application faces significant design-related hurdles. For instance, the increasing dimensions of FPGAs are amplifying the complexity of the place-and-route issues. Additionally, modern packaging techniques, like silicon interposers, enable a single FPGA to effectively serve as a cluster of smaller to medium-sized FPGAs. This brings to light a hidden challenge for designs that entail a multitude of closely interconnected cores - the severe limitation of inter-region wiring. Here, we advocate for efficient design of processing units, a well-designed micro-architecture, and a robust interconnection framework, all aimed towards a scalable multi-core overlay. We introduce an innovative, space-saving buffering strategy designed to minimize memory resource consumption in high-density interconnect overlays, all the while maintaining computational effectiveness. This approach allows us to limit BlockRAM utilization to just about half, while reaching a top computational efficiency of 91.93% in a 3D Jacobi benchmark. The suggested enhancements also bring substantial improvements in both performance and power efficiency, with increases of approximately 2× and 3× respectively. The improved scalability provides a further boost to computing resources, resulting in around 4× better overall performance and power efficiency when compared with the early implementation of DRAGON (Dynamically Re-programmable Architecture of Gather-scatter Overlay Nodes overlay).
【略歴】 Riadh Ben Abdelhamid is a postdoctoral researcher at the University of Heidelberg Germany, where he conducts research about database acceleration and many-core RISCV architectures. In 2017, he was selected as the Japanese Government Scholarship (MEXT) recipient to study in Japan. Consequently, he received the M.Eng. and PhD degrees in computer science from the University of Tsukuba, in March 2020 and 2023 respectively. From 2010 to 2015, he has worked as an FPGA Design and Verification Engineer in a large Europe-based avionics company, where he took a leading role in designing and verifying safety critical systems, including a flight control system. Since 2015, he has been working with Synopsys as a Subcontractor on their flagship FPGA emulation system ZEBU. His research interests include many-core processor architectures and overlays, high-performance computing, and reconfigurable accelerators. He is also an Enthusiast about building his own many-core processor chip start-up.
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